Das rasante Wachstum von großsprachlichen Modellen, generativer KI und High-Performance-Computing (HPC) hat traditionelle Speicherarchitekturen an ihre physikalischen Grenzen gebracht. Hoch Bandbreitenspeicher (HBM) ist seit langem der Goldstandard für KI-Beschleuniger, hat aber mit zunehmender Stapelhöhe und -dichte mit Engpässen bei Kapazität, Stromverbrauch und Wärmemanagement zu kämpfen.
Anfang Februar 2026, Z-Winkel-Speicher (ZAM) hat sich als zweckmäßige Lösung für diese Herausforderungen erwiesen. ZAM wurde gemeinsam von Intel und SAIMEMORY, einer hundertprozentigen Tochtergesellschaft der SoftBank Corporation, entwickelt und ist eine Stacked-DRAM-Architektur der nächsten Generation, die die Speicherskalierung für datenintensive Workloads neu definieren soll.
Was ist ein Z-Winkel-Speicher?
Z-Winkel-Speicher (ZAM) ist eine 3D-Stacked-DRAM-Architektur, mit der die Skalierungsgrenzen von herkömmlichem HBM überwunden werden können. Der Name leitet sich von ihrer entscheidenden Innovation ab: einem diagonale, Z-förmige Schaltungstopologie das die vertikalen Durchkontaktierungen (TSVs) ersetzt, die in allen aktuellen HBM-Designs verwendet werden.
Im Gegensatz zu herkömmlichen Speicherstapeln, die Signale gerade nach oben und unten leiten, verwendet ZAM eine gestaffelte diagonale Verdrahtung, um Daten durch den Stapel zu bewegen. Diese kleine, aber radikale Änderung behebt drei kritische Probleme: unzureichende Kapazität für große KI-Modelle, übermäßiger Stromverbrauch in Rechenzentren und unkontrollierbare Wärmeentwicklung in dichten Gehäusen. ZAM ist kein inkrementelles Upgrade. Es handelt sich um eine grundlegende Neugestaltung des Stapelspeichers, die auf den kommerziellen Einsatz in KI-Rechenzentren und HPC-Systemen im Zeitrahmen von 2030 abzielt.
Zentrale technische Innovationen
Die Leistungssteigerung von ZAM beruht auf fünf eng miteinander verknüpften technischen Durchbrüchen, die jeweils so konzipiert sind, dass sie mit den Regeln der modernen Halbleiterfertigung vereinbar sind.
Diagonale Zusammenschaltungstopologie. Die Grundlage von ZAM ist die Umstellung von vertikalen TSVs auf gestaffelte diagonale Verbindungen. Diese Struktur verteilt die mechanische Belastung und die Wärme gleichmäßig über den Stapel, anstatt beides entlang schmaler vertikaler Spalten zu konzentrieren. Außerdem werden die durchschnittlichen Signalwege verkürzt, was die Latenzzeit und die Verlustleistung verringert.
Kupfer-Kupfer-Hybrid-Verbindungen. ZAM ersetzt herkömmliche Mikrobumps und Lötverbindungen durch direktes Kupfer-Kupfer-Hybrid-Bonden. Diese Verbindung auf atomarer Ebene senkt den Widerstand und die Induktivität, verbessert die Signalintegrität und ermöglicht es dem Stapel, sich wie ein einziger, monolithischer Siliziumblock zu verhalten, anstatt wie eine Reihe diskreter Dies.
Via-in-One-Fertigung. ZAM verwendet ein vereinfachtes Via-in-One-Verfahren, um seine diagonalen Verbindungen in einem einzigen Produktionsschritt herzustellen. Dies verringert die Fertigungskomplexität, verbessert die Ausbeute und senkt die Produktionskosten im Vergleich zu dem mehrstufigen TSV-Prozess, der für HBM erforderlich ist.
Kondensatorlose Konstruktion. Bei ZAM entfallen die On-Die-Kondensatoren vollständig. Dadurch wird wertvolle Siliziumfläche für Speicherzellen frei, was die Speicherdichte direkt erhöht, ohne die Prozessknoten zu verkleinern. Außerdem vereinfacht es das Chipdesign und verbessert die elektrische Effizienz.
EMIB-Integration. ZAM ist optimiert für Intels Eingebettete Multi-Die-Interconnect-Brücke (EMIB) Paketierung. Dies ermöglicht eine Hochgeschwindigkeits-Konnektivität mit geringer Latenz zwischen ZAM-Stacks und KI-Prozessoren, wodurch ein zusammenhängender, leistungsstarker Rechenkomplex entsteht.
ZAM vs. HBM
Die folgende Tabelle zeigt, wie ZAM im Vergleich zu den weit verbreiteten HBM3e- und den kommenden HBM4-Lösungen abschneidet, und zwar auf der Grundlage öffentlich veröffentlichter Prototypen und Designziele.
| Metrisch | ZAM | HBM3e (aktuell) | HBM4 (Demnächst) |
|---|---|---|---|
| Kapazität pro Stapel | Bis zu 512 GB | 24-36GB | 24-48GB |
| Maximale Stapelschichten | 50+ Schichten | 12-16 Schichten | 16-20 Schichten |
| Stromverbrauch | 40-50% niedriger als HBM3e | Basislinie | ~20% niedriger als HBM3e |
| Typ der Zusammenschaltung | Diagonale Z-Winkel Kupfer | Vertikale TSVs | Vertikale TSVs |
| Thermische Leistung | Zentrale thermische Säule; niedrige Hotspots | Hohe Hotspots in hohen Schichten | Mäßige Verbesserung |
| Ziel-Anwendungsfall | Großes KI-Training, HPC | Cloud AI-Inferenz | Mittlere bis große KI-Workloads |
Die wichtigsten Vorteile des ZAM
Unerreichte Speicherkapazität. ZAM liefert 2-3 mal die Kapazität der aktuellen HBM-Stacks, mit einem Ziel von 512 GB pro Stack. Dadurch können größere Basismodelle mit weniger Beschleunigern betrieben werden, was das Systemdesign vereinfacht und die Gesamtbetriebskosten senkt.
Dramatische Leistungseffizienz. Der Stromverbrauch wird reduziert durch 40-50% im Vergleich zu HBM3e. Bei großen KI-Clustern senkt dies die Energiekosten, reduziert den Kühlungsbedarf und hilft, Nachhaltigkeitsziele zu erreichen.
Hervorragendes Wärmemanagement. Herkömmliches HBM ist aufgrund von thermischen Engpässen auf etwa 16-20 Schichten begrenzt. Das diagonale Routing von ZAM schafft eine zentrale thermische Säule, die die Wärme über den gesamten Stapel verteilt und eine zuverlässige Stapelung von 50+ Schichten ohne gefährliche Hotspots.
Verbesserte mechanische Stabilität. Diagonale Verbindungen verteilen die Belastung gleichmäßig über den Chip, wodurch Verformungen und Ausfallrisiken in hohen Stapeln reduziert werden. Dies verbessert die langfristige Zuverlässigkeit in Unternehmens- und Rechenzentrumsumgebungen.
Vereinfachte Fertigung. Der Via-in-One-Prozess und das kondensatorlose Design rationalisieren die Produktion. Erste Schätzungen deuten darauf hin, dass ZAM zu niedrigeren Kosten als komplexe HBM-Stacks hergestellt werden kann und gleichzeitig eine wesentlich höhere Kapazität bietet.
Entwicklungshintergrund & Industriepartnerschaften
Die Technologie basiert auf Intels DRAM-Bindung der nächsten Generation (NGDB) Programm, das mit Unterstützung des Projekts Advanced Memory Technology (AMT) des US-Energieministeriums und der Sandia National Laboratories entwickelt wurde. Diese Forschung konzentrierte sich darauf, die Kompromisse zwischen Leistung, Kapazität und Bandbreite zu überwinden, die herkömmliche DRAMs einschränken.
SAIMEMORY wurde im Dezember 2024 als SoftBank-Tochterunternehmen mit einer einzigen Aufgabe gegründet: die Entwicklung von Speicher der nächsten Generation für KI. Die offizielle Partnerschaft zwischen Intel und SAIMEMORY wurde am 2. Februar 2026und das ZAM debütierte einen Tag später als Prototyp auf der Intel-Anschluss Japan 2026. Im Rahmen der Zusammenarbeit steuert Intel fortschrittliches Know-how in den Bereichen Packaging und Bonding bei, während SAIMEMORY die Architekturentwicklung und -vermarktung leitet.
Anwendungsfälle aus der realen Welt
ZAM wurde für die anspruchsvollsten Workloads im modernen Computing entwickelt:
- Großangelegtes AI-Modell-Training. Die enorme Kapazität der einzelnen Stapel beseitigt Speicherengpässe für Billionen-Parameter-Grundmodelle und ermöglicht ein schnelleres Training und ein einfacheres Cluster-Design.
- Cloud AI Inference in großem Maßstab. Der geringere Stromverbrauch senkt die Betriebskosten für Hyperscale-Cloud-Anbieter, die kontinuierliche Inferenz-Workloads ausführen.
- Hochleistungs-Computing. Wissenschaftliche Simulationen, Wettermodelle und Finanzmodelle profitieren von höherer Kapazität und stabilem Speicherzugriff mit geringer Latenz.
- CXL-Speicher-Pooling. Das effiziente Stacking und die hohe Bandbreite von ZAM eignen sich hervorragend für das Compute Express Link (CXL)-Speicher-Pooling, das flexible, gemeinsam genutzte Speicherressourcen in modernen Rechenzentren ermöglicht.
- Edge AI & Autonome Systeme. Die verbesserte Energieeffizienz unterstützt den Einsatz von KI in Umgebungen mit eingeschränktem Stromverbrauch, von der industriellen Automatisierung bis hin zu autonomen Fahrzeugen.
Aktueller Stand und zukünftiger Zeitplan
Ab Anfang 2026 befindet sich das ZAM in aktiver Entwicklung und hat einen klaren, öffentlichen Fahrplan:
- Februar 2026: Erste Prototyp-Demonstration auf der Intel Connection Japan, mit Schwerpunkt auf Wärmemanagement.
- 2027: Technische Muster und Testchips werden voraussichtlich an Hardware-Partner weitergegeben.
- 2030: Ziel ist der kommerzielle Masseneinsatz für KI-Rechenzentren und HPC-Systeme.
Die Plattform befindet sich noch in der Entwicklungsphase, aber erste Prototyp-Ergebnisse bestätigen die Kernaussagen zu Kapazität, Stromverbrauch und thermischer Leistung. ZAM wird weithin als führender Kandidat für die Nachfolge von HBM in der KI-Speicherlandschaft nach 2030 angesehen.
Z-Angle Memory stellt einen Paradigmenwechsel im Stacked DRAM-Design dar. Durch das Ersetzen vertikaler TSVs durch eine diagonale, Z-förmige Verbindungstopologie werden die hartnäckigsten Einschränkungen von HBM angegangen. Doch die Wettbewerbslandschaft für KI-Speicher ist dynamisch. Konkurrierende Technologien, wie das kürzlich von Samsung angekündigte zHBM, zielen ebenfalls auf die Post-HBM4-Ära mit aggressiven Leistungsansprüchen. Darüber hinaus hängt die erfolgreiche Kommerzialisierung jeder neuen Speicherarchitektur davon ab, dass eine hohe Produktionsausbeute, wettbewerbsfähige Kostenstrukturen und - was besonders wichtig ist - die Übernahme durch wichtige KI-Beschleuniger- und Systemanbieter erreicht werden. Obwohl ZAM ein überzeugendes Konzept darstellt, hängt der Weg vom Prototyp zum Industriestandard von der Bewältigung dieser realen technischen und ökosystemischen Herausforderungen ab.
