A 4 de agosto de 2026, na conferência «Future of Memory and Storage» (FMS 2026), realizada em Santa Clara, na Califórnia, a Samsung Electronics apresentou oficialmente o primeiro modelo conceptual de zHBM do setor, a par de uma solução de empilhamento vertical para memória flash NAND denominada zNAND‑O. Concebido para a computação de IA em escala ultra-grande da próxima geração, o zHBM representa uma arquitetura de memória inovadora que integra verticalmente memória de elevada largura de banda (HBM) diretamente sobre o chip de um acelerador de IA. Isto representa uma mudança significativa em relação ao encapsulamento 2.5D convencional e é amplamente considerado como um caminho tecnológico fundamental para superar o estrangulamento da “barreira da memória”, que dificulta o aumento do desempenho da IA.
Revolução arquitetónica: da disposição lado a lado ao empilhamento vertical verdadeiramente 3D
O “z” em zHBM refere-se ao eixo Z vertical no espaço tridimensional. A inovação principal reside na reformulação fundamental da integração da HBM com a lógica de computação: afastando-se do layout lado a lado 2,5D, há muito estabelecido, para uma verdadeira fusão vertical 3D.
Nas implementações convencionais de HBM, as pilhas de HBM e o chip acelerador de IA são colocados lado a lado no mesmo substrato do pacote, interligados através de um interpositor de silício. Os dados percorrem traços horizontais relativamente longos no interpositor, o que impõe limites físicos à latência, ao consumo de energia e à área ocupada pelo pacote. Esta configuração tem dificuldade em acompanhar o crescimento exponencial da computação de IA e os seus requisitos cada vez maiores em termos de largura de banda de memória.
A zHBM elimina totalmente a via de transmissão horizontal, empilhando toda a memória HBM diretamente acima do chip do acelerador de IA. Esta redução na distância percorrida pelos dados aproxima-se do limite físico, diminuindo significativamente a latência e o consumo de energia da interligação, ao mesmo tempo que poupa drasticamente espaço no substrato. Como resultado, tanto a densidade de computação como a densidade de memória por unidade de área são significativamente melhoradas, alcançando uma integração profunda e tridimensional entre computação e memória.
Principais métricas de desempenho
Tomando como referência a próxima geração de HBM5 da Samsung, que ainda não entrou em produção em massa, a empresa divulgou os valores de desempenho previstos para o conceito zHBM. A tabela abaixo destaca as principais diferenças:
| Dimensão do Desempenho | HBM5 | Conceito zHBM |
|---|---|---|
| Desempenho geral | Linha de base | 4× – 8× o valor do HBM5 |
| Densidade de memória | Linha de base | >10 vezes mais do que o HBM5 |
| Eficiência energética | Linha de base | Melhoria de 3 vezes |
| Resistência térmica total | Linha de base | >Redução 50% |
Estes ganhos devem-se não só ao percurso de transmissão mais curto, mas também a um sistema de interface de memória totalmente novo. Além disso, a zHBM permite a personalização específica para cada cliente, ao permitir a incorporação de blocos de IP dedicados na camada intermédia entre a pilha de memória e o acelerador de IA, possibilitando uma expansão flexível da capacidade de memória ou uma lógica de acelerador adaptada às necessidades específicas dos diferentes fornecedores de chips de IA.
Três tecnologias fundamentais
A concretização da arquitetura zHBM depende de uma combinação de inovações avançadas em processos de semicondutores. Três tecnologias fundamentais constituem a base desta solução:
Ligação híbrida de cobre ao nível do wafer. Este é o processo fundamental para alcançar um empilhamento vertical de alta densidade. Substituindo as ligações tradicionais com micro-bump, este processo recorre à ligação direta cobre-cobre para as interconexões entre chips, aumentando a densidade de interconexão numa ordem de grandeza, ao mesmo tempo que reduz significativamente a resistência de contacto e a perda de sinal. Isto permite pilhas de memória mais altas e taxas de dados mais elevadas, tornando a integração 3D viável do ponto de vista da produção.
Integração de empilhamento de múltiplas pastilhas. Aproveitando o know-how da tecnologia de empilhamento vertical V-NAND e da tecnologia «through-silicon via» (TSV), a zHBM integra várias pastilhas de DRAM com a pastilha de processamento numa única estrutura 3D monolítica. Esta tecnologia está na base do aumento de dez vezes da densidade de memória, garantindo simultaneamente uma estabilidade elétrica robusta em toda a pilha.
Otimização direcionada da gestão térmica. Para dar resposta ao desafio da dissipação de calor concentrada, inerente ao empilhamento vertical, a Samsung reduziu a resistência térmica global através de uma seleção cuidadosa dos materiais e de um projeto estrutural. Além disso, as vias de elevada condutividade térmica resultantes da ligação das pastilhas funcionam como canais auxiliares de dissipação de calor, aliviando a acumulação térmica acima do chip de computação, que consome muita energia, garantindo assim a fiabilidade a longo prazo para o empilhamento de alta capacidade.
Roteiro e posicionamento tecnológico
Atualmente, o zHBM continua a ser uma prova de conceito. A Samsung ainda não anunciou um calendário específico para a produção em massa. O consenso do setor aponta para que a comercialização ocorra aproximadamente no período de 2028–2029. De acordo com o atual plano de desenvolvimento de memórias da Samsung, os esforços de produção a curto prazo centram-se na HBM4, que entrou em produção em massa em fevereiro de 2026. Em maio de 2026, a empresa começou a fornecer amostras de HBM4E, e o segundo semestre de 2026 será dedicado à expansão HBM4 capacidade. Tanto o HBM5 como o zHBM estão posicionados como desenvolvimentos a longo prazo, a serem implementados gradualmente à medida que as necessidades de computação da IA e a maturidade da produção forem evoluindo.
Diferente HBF (Flash de Elevada Largura de Banda), que é uma solução de empilhamento de memória flash baseada em NAND concebida para oferecer elevada capacidade e baixo custo, destinada principalmente ao armazenamento de pesos de modelos de IA, enquanto a zHBM é uma memória de elevada largura de banda baseada em DRAM que privilegia uma latência ultrabaixa e uma largura de banda extremamente elevada, concebida especificamente para a inferência e o treino de IA em tempo real. Além disso, a zHBM difere do empilhamento interno da HBM convencional. Enquanto a HBM normal empilha apenas chips de DRAM dentro do módulo de memória e permanece colocada lado a lado com o chip de computação, a zHBM alcança uma integração vertical entre categorias de todo o subsistema de memória com o chip de computação, oferecendo um nível de integração muito superior.
Desafios da comercialização
Sendo uma tecnologia de vanguarda, a zHBM enfrenta vários obstáculos de engenharia antes da sua implementação em grande escala.
- O rendimento é uma das principais preocupações: a ligação ao nível da pastilha exige uma precisão de alinhamento submicrométrica, e o empilhamento multicamadas tende a provocar uma queda exponencial do rendimento. Isto impõe requisitos rigorosos em termos de limpeza na fase inicial do processo e de precisão do equipamento, mantendo elevados os custos de fabrico a curto prazo.
- O desempenho térmico ainda tem de ser totalmente validado em sistemas reais: apesar da melhoria alegada na resistência térmica, a memória está situada diretamente acima de um chip de processamento gerador de calor, o que leva a uma concentração significativa de calor numa zona específica. A eficácia real da solução de arrefecimento sob cargas de trabalho intensas ainda requer uma verificação exaustiva por parte dos engenheiros.
- Esta arquitetura obriga os projetistas de chips de IA a repensar os esquemas de disposição dos chips, o encapsulamento e os controladores de memória — um ciclo de co-desenvolvimento moroso e dispendioso que envolve toda a cadeia de abastecimento.
A zHBM representa uma importante exploração tecnológica na era pós-Moore, com o objetivo de alcançar uma integração mais profunda entre a memória e a computação. Esta tecnologia ultrapassa o limite de largura de banda do encapsulamento 2.5D tradicional e proporciona uma base de memória mais sólida para o treino de IA em escala ultra-grande e para a inferência de modelos de linguagem de grande dimensão da próxima geração. De forma mais ampla, assinala uma mudança na evolução da HBM de gama alta — passando do empilhamento intra-memória para uma verdadeira integração vertical entre computação e memória — e irá provavelmente impulsionar novos avanços nas tecnologias avançadas de encapsulamento e memória, lançando as bases para um aumento sustentado do desempenho da IA.
