Le 4 août 2026, lors de la conférence « Future of Memory and Storage » (FMS 2026) qui s’est tenue à Santa Clara, en Californie, Samsung Electronics a officiellement dévoilé le premier prototype zHBM du secteur, ainsi qu’une solution d’empilement vertical pour la mémoire flash NAND baptisée zNAND‑O. Conçu pour le calcul IA à très grande échelle de nouvelle génération, le zHBM représente une architecture mémoire révolutionnaire qui intègre verticalement mémoire à haut débit (HBM) directement sur la puce d'un accélérateur d'IA. Cela marque une rupture significative par rapport aux techniques d'encapsulation 2,5D classiques et est largement considéré comme une voie technologique essentielle pour surmonter le goulot d'étranglement dit du “ mur de la mémoire ”, qui freine l'évolution des performances de l'IA.
Une révolution architecturale : du disposition côte à côte à un véritable empilement vertical en 3D
Le “ z ” de zHBM désigne l'axe Z vertical dans l'espace tridimensionnel. L'innovation principale réside dans la refonte fondamentale de l'architecture d'intégration de la mémoire HBM avec la logique de calcul : on passe ainsi de la disposition côte à côte 2,5D, établie de longue date, à une véritable fusion verticale en 3D.
Dans les implémentations HBM classiques, les piles HBM et la puce d’accélération IA sont placées côte à côte sur le même substrat de boîtier, reliées entre elles par un interposeur en silicium. Les données circulent le long de pistes horizontales relativement longues sur l’interposeur, ce qui impose des limites physiques en termes de latence, de consommation d’énergie et d’encombrement du boîtier. Cette configuration peine à suivre le rythme de la croissance exponentielle des besoins en calcul IA et de ses exigences toujours plus élevées en matière de bande passante mémoire.
La technologie zHBM élimine totalement la voie de transmission horizontale en empilant l'ensemble de la mémoire HBM directement au-dessus de la puce de l'accélérateur IA. Cette réduction de la distance parcourue par les données frôle la limite physique, ce qui réduit considérablement la latence et la consommation d'énergie liée aux interconnexions, tout en permettant un gain d'espace considérable sur le substrat. En conséquence, la densité de calcul et la densité de mémoire par unité de surface sont considérablement améliorées, permettant ainsi une intégration tridimensionnelle profonde du calcul et de la mémoire.
Principaux indicateurs de performance
En prenant comme référence la mémoire HBM5 de nouvelle génération de Samsung, qui n'est pas encore produite en série, la société a dévoilé les chiffres de performances attendus pour le concept zHBM. Le tableau ci-dessous met en évidence les principales différences :
| Dimension « Performance » | HBM5 | Concept zHBM |
|---|---|---|
| Performance globale | Base de référence | 4 à 8 fois celle de la HBM5 |
| Densité de mémoire | Base de référence | >10 fois celle de la norme HBM5 |
| Efficacité énergétique | Base de référence | Une amélioration de 3 fois |
| Résistance thermique totale | Base de référence | >Réduction 50% |
Ces gains ne sont pas seulement dus à la réduction de la distance de transmission, mais aussi à un tout nouveau système d’interface mémoire. De plus, la technologie zHBM permet une personnalisation spécifique aux besoins des clients en autorisant l’intégration de blocs IP dédiés dans la couche intermédiaire située entre la pile de mémoire et l’accélérateur IA, ce qui offre une extension flexible de la capacité mémoire ou une logique d’accélérateur sur mesure pour répondre aux exigences spécifiques des différents fabricants de puces IA.
Trois technologies clés
La mise en œuvre de l'architecture zHBM repose sur une combinaison d'innovations de pointe en matière de procédés de fabrication de semi-conducteurs. Trois technologies clés constituent le fondement de cette solution :
Liaison hybride au cuivre au niveau de la plaquette. Il s'agit du procédé fondamental permettant d'obtenir un empilement vertical à haute densité. Remplaçant les connexions traditionnelles par micro-bossages, il utilise un soudage direct cuivre-cuivre pour les interconnexions entre puces, ce qui multiplie par dix la densité d’interconnexion tout en réduisant considérablement la résistance de contact et les pertes de signal. Cela permet d’obtenir des empilements de mémoire plus hauts et des débits de données plus élevés, rendant ainsi l’intégration 3D viable d’un point de vue industriel.
Intégration par empilement de plusieurs plaquettes. S'appuyant sur le savoir-faire acquis grâce aux technologies d'empilement vertical V-NAND et de connexions traversantes (TSV), la technologie zHBM intègre plusieurs plaquettes de DRAM et la plaquette de calcul au sein d'une seule structure 3D monolithique. Cette technologie permet de multiplier par dix la densité de mémoire, tout en garantissant une stabilité électrique robuste sur l'ensemble de la pile.
Optimisation ciblée de la gestion thermique. Pour relever le défi de la dissipation thermique concentrée inhérente à l'empilement vertical, Samsung a réduit la résistance thermique globale grâce à une sélection rigoureuse des matériaux et à une conception structurelle minutieuse. De plus, les voies à haute conductivité thermique issues du collage des plaquettes servent de canaux auxiliaires de dissipation de la chaleur, atténuant ainsi l'accumulation thermique au-dessus de la puce de calcul, très gourmande en énergie, et garantissant ainsi la fiabilité à long terme des empilements à haute capacité.
Feuille de route et positionnement technologique
À l'heure actuelle, le zHBM n'en est encore qu'au stade de la validation de principe. Samsung n'a pas annoncé de calendrier précis pour la production en série. Selon le consensus du secteur, la commercialisation devrait avoir lieu aux alentours de 2028-2029. Dans le cadre de la feuille de route actuelle de Samsung en matière de mémoire, les efforts de production à court terme se concentrent sur la technologie HBM4, dont la production en série a démarré en février 2026. En mai 2026, l'entreprise a commencé à livrer des échantillons de HBM4E, et le second semestre 2026 sera consacré à l'extension HBM4 capacité. Les technologies HBM5 et zHBM s'inscrivent toutes deux dans une perspective à long terme et seront mises en œuvre progressivement, à mesure que les besoins en puissance de calcul pour l'IA et la maturité des processus de fabrication évolueront.
Contrairement à HBF (mémoire flash à haut débit), qui est une solution d’empilement de mémoire flash de type NAND conçue pour offrir une grande capacité à faible coût, principalement destinée au stockage des poids des modèles d’IA, la zHBM est une mémoire à large bande passante de type DRAM qui met l’accent sur une latence ultra-faible et une bande passante extrêmement élevée, spécialement adaptée à l’inférence et à l’entraînement en temps réel de l’IA. De plus, la zHBM se distingue de l’empilement interne de la HBM classique. Alors que la HBM standard empile uniquement des puces DRAM au sein du module de mémoire et reste placée côte à côte avec la puce de calcul, la zHBM réalise une intégration verticale inter-catégories de l’ensemble du sous-système mémoire avec la puce de calcul, offrant ainsi un niveau d’intégration bien supérieur.
Défis liés à la commercialisation
En tant que technologie d'avenir, le zHBM doit surmonter de nombreux obstacles techniques avant de pouvoir être déployé à grande échelle.
- Le rendement est une préoccupation majeure : le collage au niveau de la plaquette exige une précision d'alignement inférieure au micron, et l'empilement multicouche tend à entraîner une baisse exponentielle du rendement. Cela impose des exigences strictes en matière de propreté des processus en amont et de précision des équipements, ce qui maintient les coûts de fabrication à un niveau élevé à court terme.
- Les performances thermiques doivent encore être pleinement validées dans des systèmes réels : malgré l'amélioration annoncée de la résistance thermique, la mémoire est placée directement au-dessus d'une puce de calcul génératrice de chaleur, ce qui entraîne une concentration locale importante de chaleur. L'efficacité réelle de la solution de refroidissement en cas de charges de travail intensives doit encore faire l'objet d'une vérification technique approfondie.
- Cette architecture oblige les concepteurs de puces d'IA à repenser la disposition de leurs puces, leur conditionnement et leurs contrôleurs de mémoire — un cycle de co-développement long et coûteux impliquant l'ensemble de la chaîne d'approvisionnement.
La technologie zHBM représente une avancée technologique majeure dans l’ère post-Moore, visant une intégration plus poussée entre la mémoire et le calcul. Elle permet de dépasser les limites de bande passante des techniques d’encapsulation 2,5D traditionnelles et offre une base mémoire plus solide pour l’entraînement de l’IA à très grande échelle et l’inférence des modèles linguistiques de grande envergure de nouvelle génération. Plus largement, cette technologie marque un tournant dans l’évolution de la HBM haut de gamme — passant d’un empilement intra-mémoire à une véritable intégration verticale entre calcul et mémoire — et devrait stimuler de nouvelles avancées dans les technologies avancées d’encapsulation et de mémoire, jetant ainsi les bases d’une évolutivité durable des performances de l’IA.
