El 4 de agosto de 2026, en la conferencia «Future of Memory and Storage» (FMS 2026) celebrada en Santa Clara, California, Samsung Electronics presentó oficialmente el primer modelo conceptual de zHBM del sector, junto con una solución de apilamiento vertical para memoria flash NAND denominada zNAND‑O. Diseñado para la computación de IA a gran escala de próxima generación, el zHBM representa una arquitectura de memoria revolucionaria que integra verticalmente memoria de gran ancho de banda (HBM) directamente sobre el chip de un acelerador de IA. Esto supone un cambio significativo con respecto al encapsulado 2.5D convencional y se considera ampliamente como una vía tecnológica clave para superar el cuello de botella conocido como “barrera de la memoria”, que dificulta la mejora del rendimiento de la IA.
Revolución arquitectónica: de la disposición en paralelo al apilamiento vertical en auténtico 3D
La “z” de zHBM hace referencia al eje Z vertical en el espacio tridimensional. La innovación principal radica en una reestructuración fundamental de la integración de la HBM con la lógica de cálculo: se pasa de la disposición en paralelo 2,5D, consolidada desde hace tiempo, a una verdadera fusión vertical en 3D.
En las implementaciones convencionales de HBM, las pilas de HBM y el chip acelerador de IA se colocan uno al lado del otro sobre el mismo sustrato del encapsulado, interconectados mediante un interpositor de silicio. Los datos se transmiten a través de trazas horizontales relativamente largas en el interpositor, lo que impone límites físicos a la latencia, el consumo energético y el espacio ocupado por el encapsulado. Esta disposición tiene dificultades para seguir el ritmo del crecimiento exponencial de la computación de IA y sus requisitos de ancho de banda de memoria cada vez mayores.
zHBM elimina por completo la ruta de transmisión horizontal al apilar toda la memoria HBM directamente sobre el chip del acelerador de IA. Esta reducción de la distancia que recorren los datos se acerca al límite físico, lo que reduce de forma significativa la latencia y el consumo energético de las interconexiones, al tiempo que ahorra un espacio considerable en el sustrato. Como resultado, tanto la densidad de cálculo como la densidad de memoria por unidad de superficie mejoran significativamente, logrando una profunda integración tridimensional entre el cálculo y la memoria.
Métricas clave de rendimiento
Tomando como referencia la próxima generación de HBM5 de Samsung, que aún no se ha empezado a fabricar en serie, la empresa ha dado a conocer las cifras de rendimiento previstas para el concepto zHBM. La siguiente tabla destaca las diferencias clave:
| Dimensión del rendimiento | HBM5 | Concepto zHBM |
|---|---|---|
| Rendimiento general | Línea de base | Entre 4 y 8 veces más que el HBM5 |
| Densidad de memoria | Línea de base | >10 veces más que el HBM5 |
| Eficiencia energética | Línea de base | Mejora de 3 veces |
| Resistencia térmica total | Línea de base | >Reducción 50% |
Estas mejoras no solo se deben a una ruta de transmisión más corta, sino también a un sistema de interfaz de memoria totalmente nuevo. Además, la tecnología zHBM permite la personalización específica para cada cliente, ya que permite integrar bloques de IP dedicados en la capa intermedia entre la pila de memoria y el acelerador de IA, lo que facilita una ampliación flexible de la capacidad de memoria o una lógica de acelerador a medida para adaptarse a los requisitos específicos de los distintos fabricantes de chips de IA.
Tres tecnologías fundamentales
La implementación de la arquitectura zHBM depende de una combinación de innovaciones avanzadas en los procesos de fabricación de semiconductores. Tres tecnologías clave constituyen la base de esta solución:
Unión híbrida de cobre a nivel de oblea. Este es el proceso fundamental para lograr un apilamiento vertical de alta densidad. En sustitución de las conexiones tradicionales mediante microprotuberancias, emplea la unión directa de cobre a cobre para las interconexiones entre chips, lo que aumenta la densidad de interconexión en un orden de magnitud al tiempo que reduce significativamente la resistencia de contacto y la pérdida de señal. Esto permite apilamientos de memoria más altos y mayores velocidades de datos, lo que hace que la integración 3D sea viable desde el punto de vista de la fabricación.
Integración mediante apilamiento de múltiples obleas. Aprovechando los conocimientos técnicos derivados de la tecnología de apilamiento vertical V-NAND y de las conexiones a través del silicio (TSV), la tecnología zHBM integra varias obleas de DRAM con la oblea de procesamiento en una única estructura 3D monolítica. Esta tecnología permite multiplicar por diez la densidad de memoria, al tiempo que garantiza una sólida estabilidad eléctrica en toda la pila.
Optimización específica de la gestión térmica. Para hacer frente al reto que supone la disipación del calor concentrado, inherente al apilamiento vertical, Samsung ha reducido la resistencia térmica global mediante una cuidadosa selección de materiales y un diseño estructural adecuado. Además, las vías de alta conductividad térmica resultantes de la unión de las obleas actúan como canales auxiliares de dispersión del calor, lo que alivia la acumulación térmica sobre el chip de cálculo, que consume mucha energía, garantizando así la fiabilidad a largo plazo del apilamiento de alta capacidad.
Hoja de ruta y posicionamiento tecnológico
En la actualidad, el zHBM sigue siendo una prueba de concepto. Samsung no ha anunciado un calendario concreto para la producción en serie. El consenso del sector sitúa la comercialización aproximadamente en el periodo 2028-2029. Según la hoja de ruta actual de Samsung en materia de memorias, los esfuerzos de producción a corto plazo se centran en la HBM4, cuya producción en masa comenzó en febrero de 2026. En mayo de 2026, la empresa comenzó a suministrar muestras de HBM4E, y la segunda mitad de 2026 se dedicará a ampliar HBM4 capacidad. Tanto HBM5 como zHBM se plantean como desarrollos a largo plazo, que se irán introduciendo progresivamente a medida que evolucionen las demandas de computación de la IA y la madurez de la fabricación.
A diferencia de HBF (Flash de gran ancho de banda), que es una solución de apilamiento de memoria flash basada en NAND diseñada para ofrecer alta capacidad y bajo coste, destinada principalmente al almacenamiento de los pesos de los modelos de IA, mientras que la zHBM es una memoria de gran ancho de banda basada en DRAM que destaca por su latencia ultrabaja y su ancho de banda extremadamente alto, y está pensada para la inferencia y el entrenamiento de IA en tiempo real. Además, la zHBM se diferencia del apilamiento interno de la HBM convencional. Mientras que la HBM habitual solo apila chips de DRAM dentro del módulo de memoria y permanece colocada en paralelo al chip de cálculo, la zHBM logra una integración vertical entre categorías de todo el subsistema de memoria con el chip de cálculo, lo que ofrece un nivel de integración mucho mayor.
Retos de la comercialización
Al tratarse de una tecnología de vanguardia, la zHBM se enfrenta a múltiples obstáculos técnicos antes de su implantación a gran escala.
- El rendimiento es una de las principales preocupaciones: la unión a nivel de oblea exige una precisión de alineación submicrométrica, y el apilamiento multicapa tiende a provocar una caída exponencial del rendimiento. Esto impone requisitos muy estrictos en cuanto a la limpieza de las fases iniciales del proceso y a la precisión de los equipos, lo que mantiene elevados los costes de fabricación a corto plazo.
- El rendimiento térmico aún no se ha validado por completo en sistemas reales: a pesar de la mejora en la resistencia térmica que se alega, la memoria se encuentra directamente sobre un chip de procesamiento que genera calor, lo que provoca una importante concentración localizada de calor. La eficacia real de la solución de refrigeración bajo cargas de trabajo intensas aún requiere una exhaustiva verificación técnica.
- Esta arquitectura obliga a los diseñadores de chips de IA a replantearse la disposición de sus chips, el encapsulado y los controladores de memoria, lo que supone un ciclo de desarrollo conjunto largo y costoso en el que participa toda la cadena de suministro.
La tecnología zHBM representa una importante exploración tecnológica en la era posterior a la ley de Moore, cuyo objetivo es lograr una mayor integración entre la memoria y la computación. Supera el límite de ancho de banda del encapsulado 2.5D tradicional y proporciona una base de memoria más sólida para el entrenamiento de IA a escala ultra y la inferencia de modelos de lenguaje de gran tamaño de próxima generación. En términos más generales, marca un cambio en la evolución de la HBM de gama alta —pasando del apilamiento intramemoria a una verdadera integración vertical entre computación y memoria— y probablemente impulsará nuevos avances en las tecnologías avanzadas de encapsulado y memoria, sentando las bases para un escalado sostenido del rendimiento de la IA.
