Il 4 agosto 2026, in occasione della conferenza “Future of Memory and Storage” (FMS 2026) tenutasi a Santa Clara, in California, Samsung Electronics ha presentato ufficialmente il primo prototipo zHBM del settore, insieme a una soluzione di impilamento verticale per memorie flash NAND denominata zNAND‑O. Progettato per l’elaborazione AI su scala ultra-grande di prossima generazione, lo zHBM rappresenta un’architettura di memoria rivoluzionaria che integra verticalmente memoria ad alta larghezza di banda (HBM) direttamente sopra il die di un acceleratore di IA. Ciò rappresenta un significativo allontanamento dal packaging 2.5D convenzionale ed è ampiamente considerato come un percorso tecnologico fondamentale per superare il collo di bottiglia del “memory wall” che ostacola la scalabilità delle prestazioni dell’IA.
Rivoluzione architettonica: dal side-by-side al vero impilamento verticale 3D
La “z” in zHBM indica l’asse Z verticale nello spazio tridimensionale. L’innovazione principale consiste nel riprogettare radicalmente l’integrazione dell’HBM con la logica di calcolo: passando dal layout affiancato 2.5D, consolidato da tempo, a una vera e propria fusione verticale 3D.
Nelle implementazioni HBM convenzionali, gli stack HBM e il chip dell’acceleratore AI sono disposti fianco a fianco sullo stesso substrato del package, interconnessi tramite un interposer in silicio. I dati viaggiano lungo tracce orizzontali relativamente lunghe sull’interposer, il che impone limiti fisici alla latenza, al consumo energetico e all’ingombro del pacchetto. Questa configurazione fatica a tenere il passo con la crescita esponenziale dell’elaborazione AI e con i suoi requisiti di larghezza di banda di memoria in costante aumento.
zHBM elimina completamente il percorso di trasmissione orizzontale impilando l’intera memoria HBM direttamente sopra il die dell’acceleratore AI. Questa riduzione della distanza percorsa dai dati si avvicina al limite fisico, riducendo in modo sostanziale la latenza e il consumo energetico delle interconnessioni, con un notevole risparmio di spazio sul substrato. Di conseguenza, sia la densità di calcolo che quella di memoria per unità di superficie risultano notevolmente potenziate, consentendo una profonda integrazione tridimensionale tra calcolo e memoria.
Metriche di prestazione chiave
Prendendo come riferimento l’HBM5 di nuova generazione di Samsung, non ancora in produzione di massa, l’azienda ha reso noti i dati prestazionali previsti per il concetto zHBM. La tabella seguente evidenzia le differenze principali:
| Dimensione delle prestazioni | HBM5 | Il concetto zHBM |
|---|---|---|
| Prestazioni complessive | Linea di base | da 4 a 8 volte quello dell'HBM5 |
| Densità di memoria | Linea di base | >10 volte quello dell'HBM5 |
| Efficienza energetica | Linea di base | Miglioramento di 3 volte |
| Resistenza termica complessiva | Linea di base | >Riduzione 50% |
Questi vantaggi non derivano solo dal percorso di trasmissione più breve, ma anche da un sistema di interfaccia di memoria completamente nuovo. Inoltre, la tecnologia zHBM supporta la personalizzazione in base alle esigenze specifiche dei clienti, consentendo l’integrazione di blocchi IP dedicati nello strato intermedio tra lo stack di memoria e l’acceleratore AI, permettendo così un’espansione flessibile della capacità di memoria o una logica dell’acceleratore su misura per soddisfare i requisiti specifici dei diversi fornitori di chip AI.
Tre tecnologie abilitanti fondamentali
La realizzazione dell'architettura zHBM si basa su una combinazione di innovazioni avanzate nei processi di produzione dei semiconduttori. Tre tecnologie chiave costituiscono le fondamenta di questa soluzione:
Incollaggio ibrido del rame a livello di wafer. Questo è il processo fondamentale per ottenere un impilamento verticale ad alta densità. Sostituendo i tradizionali collegamenti a micro-bump, questo processo impiega la saldatura diretta rame-rame per le interconnessioni tra chip, aumentando la densità delle interconnessioni di un ordine di grandezza e riducendo al contempo in modo significativo la resistenza di contatto e la perdita di segnale. Ciò consente di realizzare stack di memoria più alti e velocità di trasmissione dati più elevate, rendendo l'integrazione 3D fattibile dal punto di vista produttivo.
Integrazione dell'impilamento multi-wafer. Sfruttando il know-how derivante dalla tecnologia di impilamento verticale V-NAND e dalla tecnologia TSV (Through-Silicon Via), la tecnologia zHBM integra più wafer DRAM con il wafer di elaborazione in un’unica struttura 3D monolitica. Questa tecnologia è alla base dell’aumento di dieci volte della densità di memoria, garantendo al contempo una solida stabilità elettrica in tutto lo stack.
Ottimizzazione mirata della gestione termica. Per affrontare la sfida della dissipazione del calore concentrato, intrinseca all’impilamento verticale, Samsung ha ridotto la resistenza termica complessiva grazie a un’attenta selezione dei materiali e alla progettazione strutturale. Inoltre, i percorsi ad alta conduttività termica derivanti dall’incollaggio dei wafer fungono da canali ausiliari di dispersione del calore, alleviando l’accumulo termico sopra il die di elaborazione ad alto consumo energetico, garantendo così l’affidabilità a lungo termine per l’impilamento ad alta capacità.
Piano d'azione e posizionamento tecnologico
Al momento, zHBM rimane una prova di fattibilità. Samsung non ha annunciato una tempistica specifica per la produzione di massa. Secondo il consenso generale del settore, la commercializzazione è prevista all’incirca nel periodo 2028–2029. Nell’attuale roadmap di Samsung relativa alle memorie, gli sforzi produttivi a breve termine sono concentrati sull’HBM4, la cui produzione di massa è iniziata nel febbraio 2026. Nel maggio 2026, l’azienda ha iniziato a fornire campioni di HBM4E, mentre la seconda metà del 2026 sarà dedicata all’espansione HBM4 capacità. Sia l’HBM5 che lo zHBM sono concepiti come sviluppi a lungo termine, da introdurre gradualmente man mano che le esigenze di calcolo dell’IA e la maturità produttiva evolvono.
A differenza di HBF (Flash ad alta larghezza di banda), che è una soluzione di stacking flash basata su NAND progettata per garantire elevata capacità e costi contenuti, destinata principalmente all’archiviazione dei pesi dei modelli di IA, mentre zHBM è una memoria ad alta larghezza di banda basata su DRAM che punta su una latenza ultra-bassa e una larghezza di banda estremamente elevata, pensata appositamente per l’inferenza e l’addestramento in tempo reale dell’IA. Inoltre, la zHBM si differenzia dallo stacking interno dell’HBM convenzionale. Mentre l’HBM standard impila solo i die DRAM all’interno del modulo di memoria e rimane posizionata affiancata al chip di elaborazione, la zHBM realizza un’integrazione verticale trasversale dell’intero sottosistema di memoria con il chip di elaborazione, offrendo un livello di integrazione molto più elevato.
Sfide legate alla commercializzazione
Essendo una tecnologia all’avanguardia, la zHBM deve superare numerosi ostacoli ingegneristici prima di poter essere implementata su larga scala.
- La resa rappresenta una delle principali preoccupazioni: il bonding a livello di wafer richiede una precisione di allineamento inferiore al micron, mentre l’impilamento multistrato tende a causare un calo esponenziale della resa. Ciò impone requisiti rigorosi in termini di pulizia delle fasi iniziali del processo e di precisione delle apparecchiature, mantenendo elevati i costi di produzione nel breve termine.
- Le prestazioni termiche devono ancora essere pienamente validate in sistemi reali: nonostante il miglioramento della resistenza termica dichiarato, la memoria è posizionata direttamente sopra un die di elaborazione che genera calore, il che comporta una significativa concentrazione localizzata di calore. L'effettiva efficacia della soluzione di raffreddamento in presenza di carichi di lavoro intensi richiede ancora un'approfondita verifica ingegneristica.
- Questa architettura costringe i progettisti di chip per l'intelligenza artificiale a ripensare la disposizione interna dei chip, il packaging e i controller di memoria: un ciclo di co-sviluppo lungo e costoso che coinvolge l'intera catena di fornitura.
La tecnologia zHBM rappresenta un’importante esplorazione tecnologica nell’era post-Moore, volta a una più profonda integrazione tra memoria ed elaborazione. Supera il limite di larghezza di banda del packaging 2.5D tradizionale e fornisce una base di memoria più solida per l’addestramento dell’IA su scala ultra-grande di prossima generazione e per l’inferenza dei modelli linguistici di grandi dimensioni. Più in generale, segnala un cambiamento nell’evoluzione dell’HBM di fascia alta — dal stacking intra-memoria verso una vera integrazione verticale tra elaborazione e memoria — e probabilmente stimolerà ulteriori progressi nelle tecnologie avanzate di packaging e di memoria, gettando le basi per una scalabilità sostenuta delle prestazioni dell’IA.
