La croissance rapide des modèles de grands langages, de l'IA générative et de l'informatique à haute performance (HPC) a poussé les architectures de mémoire traditionnelles jusqu'à leurs limites physiques. Haut Mémoire à bande passante (HBM) est depuis longtemps l'étalon-or des accélérateurs d'IA, mais il est confronté à des goulets d'étranglement croissants en termes de capacité, de consommation d'énergie et de gestion thermique à mesure que la hauteur et la densité des piles augmentent.
Début février 2026, Mémoire de l'angle Z (ZAM) est apparue comme une solution spécialement conçue pour relever ces défis. Développée conjointement par Intel et SAIMEMORY, une filiale à 100 % de SoftBank Corp, ZAM est une architecture DRAM empilée de nouvelle génération conçue pour redéfinir la mise à l'échelle de la mémoire pour les charges de travail intensives en données.
Qu'est-ce que la mémoire de l'angle Z ?
Mémoire de l'angle Z (ZAM) est une architecture DRAM empilée en 3D conçue pour dépasser les limites d'échelle de la HBM conventionnelle. Son nom vient de l'innovation qui la caractérise : une topologie d'interconnexion diagonale, en forme de Z qui remplace les trous verticaux dans le silicium (TSV) utilisés dans toutes les conceptions HBM actuelles.
Contrairement aux piles de mémoire traditionnelles qui acheminent les signaux de haut en bas, le ZAM utilise un câblage diagonal en quinconce pour déplacer les données dans la pile. Ce changement, petit mais radical, permet de résoudre trois problèmes critiques : une capacité insuffisante pour les grands modèles d'IA, une consommation d'énergie excessive dans les centres de données et une accumulation de chaleur ingérable dans les boîtiers denses. Le ZAM n'est pas une mise à niveau progressive. Il s'agit d'une refonte complète de la mémoire empilée, qui vise un déploiement commercial pour les centres de données d'intelligence artificielle et les systèmes de calcul intensif à l'horizon 2030.
Innovations techniques fondamentales
Les gains de performance du ZAM proviennent de cinq avancées techniques étroitement intégrées, chacune étant conçue pour fonctionner dans le cadre des règles modernes de fabrication des semi-conducteurs.
Topologie d'interconnexion diagonale. Le ZAM repose sur l'abandon des TSV verticaux au profit d'interconnexions diagonales en quinconce. Cette structure répartit uniformément les contraintes mécaniques et la chaleur sur l'ensemble de la pile, au lieu de les concentrer le long d'étroites colonnes verticales. Elle raccourcit également les trajets moyens des signaux, réduisant ainsi la latence et la perte de puissance.
Liaison hybride cuivre-cuivre. Le ZAM remplace les anciens microbumps et les connexions par soudure par une liaison hybride cuivre-cuivre directe. Cette connexion au niveau atomique réduit la résistance et l'inductance, améliore l'intégrité des signaux et permet à la pile de se comporter comme un bloc de silicium unique et monolithique plutôt que comme une série de matrices discrètes.
Fabrication Via-in-One. Le ZAM utilise un processus via-in-one simplifié pour former ses interconnexions diagonales en une seule étape de production. Cela permet de réduire la complexité de la fabrication, d'améliorer le rendement et de réduire les coûts de production par rapport au processus TSV en plusieurs étapes nécessaire pour l'HBM.
Conception sans condensateur. Le ZAM élimine totalement les condensateurs on-die. Cela libère une surface de silicium précieuse pour les cellules de mémoire, augmentant directement la densité de stockage sans réduire les nœuds de processus. Il simplifie également la conception des puces et améliore l'efficacité électrique.
Intégration de l'EMIB. ZAM est optimisé pour le système Intel Pont d'interconnexion multidisque intégré (EMIB) de l'emballage. Cela permet une connectivité à grande vitesse et à faible latence entre les piles ZAM et les processeurs d'intelligence artificielle, créant ainsi un complexe de calcul cohérent et très performant.
ZAM vs. HBM
Le tableau ci-dessous présente la comparaison entre le ZAM et les solutions HBM3e largement déployées et les solutions HBM4 à venir, sur la base de prototypes et d'objectifs de conception divulgués publiquement.
| Métrique | ZAM | HBM3e (actuel) | HBM4 (à venir) |
|---|---|---|---|
| Capacité par pile | Jusqu'à 512 Go | 24-36GB | 24-48GB |
| Nombre maximal de couches d'empilage | 50+ couches | 12-16 couches | 16-20 couches |
| Consommation électrique | 40-50% inférieur à HBM3e | Base de référence | ~20% inférieur à HBM3e |
| Type d'interconnexion | Angle Z diagonal cuivre | TSV verticaux | TSV verticaux |
| Performance thermique | Pilier thermique central ; points chauds faibles | Points chauds à haute altitude | Amélioration modérée |
| Cas d'utilisation cible | Formation à l'IA à grande échelle, HPC | Inférence de l'IA dans le nuage | Charges de travail d'IA de taille moyenne à grande |
Principaux avantages de ZAM
Capacité de mémoire inégalée. ZAM livre 2 à 3 fois la capacité des piles HBM actuelles, avec un objectif de 512 Go par pile. Cela permet à des modèles de fondation plus importants de fonctionner avec moins d'accélérateurs, ce qui simplifie la conception du système et réduit le coût total de possession.
Efficacité énergétique spectaculaire. La consommation d'énergie est réduite de 40-50% par rapport à HBM3e. Pour les clusters d'intelligence artificielle à grande échelle, cela permet de réduire les coûts énergétiques, de diminuer les besoins en refroidissement et d'atteindre les objectifs de développement durable.
Gestion thermique supérieure. Le HBM traditionnel est limité à environ 16-20 couches en raison de goulets d'étranglement thermiques. Le routage diagonal de ZAM crée un pilier thermique central qui distribue la chaleur sur l'ensemble de la pile, ce qui permet un empilement fiable des couches HBM. 50+ couches sans points chauds dangereux.
Stabilité mécanique améliorée. Les interconnexions diagonales répartissent uniformément les contraintes sur la puce, ce qui réduit les risques de déformation et de défaillance dans les piles de grande taille. Cela améliore la fiabilité à long terme dans les entreprises et les centres de données.
Fabrication simplifiée. Le processus via-in-one et la conception sans condensateur rationalisent la production. Les premières estimations suggèrent que le ZAM peut être fabriqué à un coût inférieur à celui des piles HBM complexes tout en offrant une capacité bien plus élevée.
Historique du développement et partenariats industriels
Cette technologie s'appuie sur la technologie Intel Collage de DRAM de nouvelle génération (NGDB) Ce programme a été développé avec le soutien du projet AMT (Advanced Memory Technology) du ministère américain de l'énergie et des laboratoires nationaux Sandia. Cette recherche s'est concentrée sur la rupture des compromis puissance-capacité-bande passante qui limitent les DRAM conventionnelles.
SAIMEMORY a été fondée en décembre 2024 en tant que filiale de SoftBank avec une seule mission : développer la mémoire de nouvelle génération pour l'IA. Le partenariat officiel entre Intel et SAIMEMORY a été annoncé le 2 février 2026Le ZAM a fait ses débuts en tant que prototype mondial un jour plus tard, à l'occasion de la conférence de l'Union européenne sur l'environnement et le développement durable. Intel Connection Japon 2026. Dans le cadre de cette collaboration, Intel apporte son expertise en matière d'emballage et de collage, tandis que SAIMEMORY se charge du développement et de la commercialisation de l'architecture.
Cas d'utilisation dans le monde réel
ZAM est conçu pour les charges de travail les plus exigeantes de l'informatique moderne :
- Formation de modèles d'IA à grande échelle. La capacité massive par pile élimine les goulets d'étranglement de la mémoire pour les modèles de fondation à des billions de paramètres, ce qui permet une formation plus rapide et une conception plus simple des grappes.
- Inférence de l'IA en nuage à l'échelle. La baisse de la consommation d'énergie réduit les coûts d'exploitation pour les fournisseurs de cloud à grande échelle qui exécutent des charges de travail d'inférence en continu.
- Calcul à haute performance. Les simulations scientifiques, la modélisation météorologique et la modélisation financière bénéficient d'une plus grande capacité et d'un accès à la mémoire stable et à faible latence.
- Mise en commun de la mémoire CXL. L'empilement efficace et la bande passante élevée du ZAM en font une solution naturelle pour la mise en commun de la mémoire CXL (compute express link), ce qui permet de disposer de ressources de mémoire flexibles et partagées dans les centres de données modernes.
- IA de pointe et systèmes autonomes. L'amélioration de l'efficacité énergétique favorise les déploiements de l'IA dans les environnements périphériques à alimentation limitée, de l'automatisation industrielle aux véhicules autonomes.
Situation actuelle et calendrier futur
Au début de l'année 2026, ZAM reste en développement actif avec une feuille de route claire et publique :
- février 2026: Premier prototype de démonstration à Intel Connection Japan, axé sur la gestion thermique.
- 2027: Des échantillons d'ingénierie et des puces d'essai devraient être mis à la disposition des partenaires matériels.
- 2030: Objectif de déploiement commercial de masse pour les centres de données d'IA et les systèmes HPC.
La plateforme est encore en cours d'affinement, mais les premiers résultats des prototypes valident ses principales revendications en matière de capacité, de puissance et de performances thermiques. Le ZAM est largement considéré comme un candidat de premier plan pour succéder à l'HBM dans le paysage des mémoires d'IA après 2030.
La mémoire à angle Z représente un changement de paradigme dans la conception des DRAM empilées. En remplaçant les TSV verticaux par une topologie d'interconnexion diagonale en forme de Z, elle s'attaque aux contraintes les plus persistantes de la mémoire HBM. Mais le paysage concurrentiel de la mémoire AI est dynamique. Des technologies concurrentes, telles que le zHBM récemment annoncé par Samsung, visent également l'ère post-HBM4 avec des revendications agressives en matière de performances. En outre, la commercialisation réussie de toute nouvelle architecture de mémoire dépend de l'obtention d'un rendement de fabrication élevé, de structures de coûts compétitives et, surtout, de l'adoption par les principaux fournisseurs d'accélérateurs et de systèmes d'IA. Par conséquent, bien que le ZAM présente un schéma directeur convaincant, son passage du stade de prototype à celui de norme industrielle dépendra de sa capacité à surmonter ces défis réels en matière d'ingénierie et d'écosystème.
