Am 4. August 2026 stellte Samsung Electronics auf der Konferenz „Future of Memory and Storage“ (FMS 2026) in Santa Clara, Kalifornien, offiziell das branchenweit erste zHBM-Konzeptmodell sowie eine vertikale Stapellösung für NAND-Flash namens zNAND‑O vor. zHBM wurde für das Ultra-Scale-KI-Computing der nächsten Generation entwickelt und stellt eine bahnbrechende Speicherarchitektur dar, die vertikal integriert High-Bandwidth Memory (HBM) direkt auf einem KI-Beschleuniger-Chip. Dies stellt eine erhebliche Abweichung von herkömmlichen 2,5D-Verpackungslösungen dar und wird weithin als wichtiger technologischer Weg zur Überwindung des Engpasses der “Speicherwand” angesehen, der die Skalierung der KI-Leistung behindert.
Architektonische Revolution: Von der Side-by-Side-Anordnung zum echten vertikalen 3D-Stacking
Das “z” in zHBM steht für die vertikale Z-Achse im dreidimensionalen Raum. Die zentrale Innovation besteht in einer grundlegenden Neugestaltung der Integration von HBM und Rechenlogik: weg vom seit langem etablierten 2,5D-Side-by-Side-Layout hin zu einer echten vertikalen 3D-Fusion.
Bei herkömmlichen HBM-Implementierungen werden die HBM-Stapel und der KI-Beschleunigerchip nebeneinander auf demselben Gehäusesubstrat angeordnet und über einen Silizium-Interposer miteinander verbunden. Die Daten werden über relativ lange horizontale Leiterbahnen auf dem Interposer übertragen, was physikalische Grenzen hinsichtlich Latenz, Stromverbrauch und Gehäusefläche mit sich bringt. Diese Anordnung hat Schwierigkeiten, mit dem exponentiellen Wachstum der KI-Rechenleistung und den ständig steigenden Anforderungen an die Speicherbandbreite Schritt zu halten.
zHBM eliminiert den horizontalen Übertragungsweg vollständig, indem der gesamte HBM-Speicher direkt über dem AI-Beschleuniger-Chip gestapelt wird. Diese Verringerung der Datenübertragungsstrecke nähert sich der physikalischen Grenze, wodurch Latenz und Stromverbrauch der Verbindungen grundlegend gesenkt werden und gleichzeitig erheblich Platz auf dem Substrat eingespart wird. Dadurch werden sowohl die Rechendichte als auch die Speicherdichte pro Flächeneinheit erheblich gesteigert, wodurch eine tiefgehende, dreidimensionale Integration von Rechenleistung und Speicher erreicht wird.
Wichtige Leistungskennzahlen
Auf der Grundlage von Samsungs HBM5 der nächsten Generation, das noch nicht in Serie produziert wird, hat das Unternehmen voraussichtliche Leistungsdaten für das zHBM-Konzept bekannt gegeben. Die folgende Tabelle zeigt die wichtigsten Unterschiede:
| Leistungsdimension | HBM5 | zHBM-Konzept |
|---|---|---|
| Gesamtleistung | Basislinie | 4× – 8× so hoch wie bei HBM5 |
| Speicherdichte | Basislinie | >10-mal so hoch wie bei HBM5 |
| Leistungseffizienz | Basislinie | 3-fache Verbesserung |
| Gesamtwärmewiderstand | Basislinie | >Reduktion von 50% |
Diese Vorteile sind nicht nur auf den kürzeren Übertragungsweg zurückzuführen, sondern auch auf ein völlig neues Speicherschnittstellensystem. Darüber hinaus unterstützt zHBM kundenspezifische Anpassungen, indem es die Einbettung dedizierter IP-Blöcke in die Zwischenschicht zwischen dem Speicherstapel und dem KI-Beschleuniger ermöglicht. Dies ermöglicht eine flexible Erweiterung der Speicherkapazität oder eine maßgeschneiderte Beschleunigerlogik, die auf die individuellen Anforderungen verschiedener KI-Chip-Anbieter zugeschnitten ist.
Drei zentrale Schlüsseltechnologien
Die Umsetzung der zHBM-Architektur hängt von einer Kombination fortschrittlicher Innovationen im Halbleiterprozess ab. Drei Schlüsseltechnologien bilden die Grundlage dieser Lösung:
Hybrides Kupferbonden auf Wafer-Ebene. Dies ist das grundlegende Verfahren zur Realisierung einer vertikalen Stapelung mit hoher Dichte. Anstelle herkömmlicher Mikro-Bump-Verbindungen nutzt dieses Verfahren eine direkte Kupfer-zu-Kupfer-Verbindung für Chip-zu-Chip-Verbindungen, wodurch die Verbindungsdichte um eine Größenordnung erhöht und gleichzeitig der Kontaktwiderstand sowie der Signalverlust deutlich reduziert werden. Dies ermöglicht höhere Speicherstapel und höhere Datenraten, wodurch die 3D-Integration aus fertigungstechnischer Sicht realisierbar wird.
Integration durch Multi-Wafer-Stapelung. Durch die Nutzung des Know-hows aus den Bereichen V-NAND-Vertikalstapelung und Through-Silicon-Via-Technologie (TSV) integriert zHBM mehrere DRAM-Wafer zusammen mit dem Rechenwafer in eine einzige monolithische 3D-Struktur. Diese Technologie ermöglicht eine Verzehnfachung der Speicherdichte und gewährleistet gleichzeitig eine robuste elektrische Stabilität über den gesamten Stapel hinweg.
Gezielte Optimierung des Wärmemanagements. Um die mit der vertikalen Stapelung verbundene Herausforderung der konzentrierten Wärmeableitung zu bewältigen, hat Samsung durch sorgfältige Materialauswahl und strukturelle Gestaltung den Gesamtwärmewiderstand reduziert. Zudem dienen die Wege mit hoher Wärmeleitfähigkeit, die beim Wafer-Bonding entstehen, als zusätzliche Wärmeverteilungskanäle. Sie verhindern eine Wärmeansammlung über dem leistungsintensiven Rechenchip und gewährleisten so die langfristige Zuverlässigkeit bei der Stapelung mit hoher Kapazität.
Roadmap und technologische Positionierung
Derzeit befindet sich zHBM noch im Proof-of-Concept-Stadium. Samsung hat noch keinen konkreten Zeitplan für die Serienproduktion bekannt gegeben. Nach allgemeiner Einschätzung der Branche wird die Markteinführung voraussichtlich im Zeitraum 2028–2029 erfolgen. Gemäß der aktuellen Speicher-Roadmap von Samsung konzentrieren sich die kurzfristigen Produktionsbemühungen auf HBM4, dessen Serienproduktion im Februar 2026 angelaufen ist. Im Mai 2026 begann das Unternehmen mit der Auslieferung von HBM4E-Mustern, und die zweite Jahreshälfte 2026 ist dem Ausbau gewidmet HBM4 Kapazität. Sowohl HBM5 als auch zHBM sind als längerfristige Entwicklungen konzipiert, die schrittweise eingeführt werden sollen, sobald sich der Rechenbedarf im Bereich der KI und die Reife der Fertigungstechnologie weiterentwickeln.
Anders als HBF (High-Bandwidth Flash), einer NAND-basierten Flash-Stacking-Lösung, die auf hohe Kapazität und niedrige Kosten ausgelegt ist und in erster Linie zur Speicherung von KI-Modellgewichten dient, ist zHBM ein DRAM-basierter Speicher mit hoher Bandbreite, der sich durch extrem niedrige Latenz und extrem hohe Bandbreite auszeichnet und speziell für KI-Inferenz und -Training in Echtzeit entwickelt wurde. Darüber hinaus unterscheidet sich zHBM von der internen Stapelung herkömmlicher HBM-Module. Während bei herkömmlichen HBM-Modulen lediglich DRAM-Chips innerhalb des Speichermoduls gestapelt und nebeneinander zum Rechenchip angeordnet werden, erreicht zHBM eine kategorieübergreifende vertikale Integration des gesamten Speichersubsystems mit dem Rechenchip und bietet damit einen deutlich höheren Integrationsgrad.
Herausforderungen bei der Markteinführung
Als zukunftsweisende Technologie muss zHBM vor einem großflächigen Einsatz zahlreiche technische Hürden überwinden.
- Die Ausbeute ist ein zentrales Anliegen: Das Wafer-Level-Bonding erfordert eine Ausrichtungsgenauigkeit im Submikrometerbereich, und das mehrschichtige Stapeln führt tendenziell zu einem exponentiellen Rückgang der Ausbeute. Dies stellt strenge Anforderungen an die Sauberkeit im Front-End-Bereich und an die Präzision der Anlagen, wodurch die Fertigungskosten kurzfristig hoch bleiben.
- Die thermische Leistung muss in praktischen Systemen noch umfassend validiert werden: Trotz der behaupteten Verbesserung des Wärmewiderstands befindet sich der Speicher direkt über einem wärmeerzeugenden Rechenchip, was zu einer erheblichen lokalen Wärmeansammlung führt. Die tatsächliche Wirksamkeit der Kühllösung unter hoher Auslastung muss noch durch umfangreiche technische Überprüfungen bestätigt werden.
- Die Architektur zwingt Entwickler von KI-Chips dazu, ihre Chip-Layouts, Gehäuse und Speichercontroller neu zu überdenken – ein langwieriger und kostspieliger gemeinsamer Entwicklungszyklus, an dem die gesamte Lieferkette beteiligt ist.
zHBM stellt eine wichtige technologische Erkundung in der Post-Moore-Ära dar, die auf eine tiefere Integration von Speicher und Rechenleistung abzielt. Es durchbricht die Bandbreitengrenze herkömmlicher 2,5D-Verpackungstechniken und bietet eine stärkere Speicherbasis für das Training von KI im Ultra-Scale-Bereich der nächsten Generation sowie für die Inferenz großer Sprachmodelle. Im weiteren Sinne signalisiert es einen Wandel in der Entwicklung von High-End-HBM – weg vom Intra-Memory-Stacking hin zu einer echten vertikalen Integration von Rechenleistung und Speicher – und wird wahrscheinlich weitere Fortschritte bei fortschrittlichen Verpackungs- und Speichertechnologien vorantreiben, wodurch die Grundlage für eine nachhaltige Skalierung der KI-Leistung geschaffen wird.
