2026년 8월 4일, 캘리포니아주 산타클라라에서 열린 ‘미래 메모리 및 스토리지(FMS 2026)’ 컨퍼런스에서 삼성전자는 업계 최초의 zHBM 콘셉트 모델과 함께 zNAND-O라는 이름의 NAND 플래시 수직 적층 솔루션을 공식 공개했다. 차세대 초대규모 AI 컴퓨팅을 위해 설계된 zHBM은 수직적으로 통합된 획기적인 메모리 아키텍처로, 고대역폭 메모리(HBM) AI 가속기 다이 바로 위에 직접 배치됩니다. 이는 기존의 2.5D 패키징 방식과는 크게 다른 접근 방식으로, AI 성능 확장을 저해하는 “메모리 벽” 병목 현상을 극복하기 위한 핵심 기술 경로로 널리 인식되고 있습니다.
건축의 혁명: 나란히 배치에서 진정한 3D 수직 적층으로
zHBM의 “z’는 3차원 공간의 수직 Z축을 의미합니다. 핵심 혁신은 HBM과 연산 로직의 통합 방식을 근본적으로 재구성한 데 있으며, 오랫동안 정착되어 온 2.5D 병렬 배열 방식에서 벗어나 진정한 3D 수직 융합 방식으로 전환한 것입니다.
기존 HBM 구현 방식에서는 HBM 스택과 AI 가속기 칩이 동일한 패키지 기판 위에 나란히 배치되며, 실리콘 인터포저를 통해 상호 연결됩니다. 데이터는 인터포저 상의 비교적 긴 수평 트레이스를 따라 이동하기 때문에, 이로 인해 지연 시간, 전력 소비 및 패키지 면적에 물리적 한계가 발생합니다. 이러한 구조는 AI 연산량의 기하급수적인 증가와 끊임없이 늘어나는 메모리 대역폭 요구 사항을 따라잡기 어렵습니다.
zHBM은 전체 HBM 메모리를 AI 가속기 다이 바로 위에 적층함으로써 수평 전송 경로를 완전히 제거합니다. 이러한 데이터 이동 거리의 감소는 물리적 한계에 근접하여 지연 시간과 상호 연결 전력 소모를 근본적으로 낮추는 동시에 기판 면적을 획기적으로 절약합니다. 그 결과, 단위 면적당 연산 밀도와 메모리 밀도가 모두 크게 향상되어 연산과 메모리의 심층적인 3차원 통합을 실현합니다.
주요 성과 지표
삼성전자는 아직 양산 단계에 이르지 않은 차세대 HBM5를 기준으로, zHBM 개념의 예상 성능 수치를 공개했다. 아래 표는 주요 차이점을 정리한 것이다:
| 성과 차원 | HBM5 | zHBM 개념 |
|---|---|---|
| 전반적인 성과 | 기준선 | HBM5의 4배~8배 |
| 메모리 밀도 | 기준선 | >HBM5의 10배 |
| 전력 효율성 | 기준선 | 3배 향상 |
| 전체 열저항 | 기준선 | >50% 축소 |
이러한 성능 향상은 전송 경로가 짧아진 것뿐만 아니라 완전히 새로운 메모리 인터페이스 시스템 덕분이기도 합니다. 또한, zHBM은 메모리 스택과 AI 가속기 사이의 층간에 전용 IP 블록을 내장할 수 있도록 지원함으로써 고객 맞춤형 설계를 가능하게 하며, 이를 통해 유연한 메모리 용량 확장은 물론 다양한 AI 칩 공급업체의 고유한 요구 사항에 부합하는 맞춤형 가속기 로직을 구현할 수 있습니다.
세 가지 핵심 기반 기술
zHBM 아키텍처를 구현하려면 첨단 반도체 공정 혁신 기술들의 결합이 필요합니다. 이 솔루션의 기반이 되는 세 가지 핵심 기술은 다음과 같습니다:
웨이퍼 레벨 하이브리드 구리 본딩. 이는 고밀도 수직 적층을 실현하기 위한 핵심 공정입니다. 기존의 마이크로 범프 연결 방식을 대체하여 칩 간 상호 연결에 구리 대 구리 직접 본딩을 적용함으로써, 상호 연결 밀도를 10배 가량 높이는 동시에 접촉 저항과 신호 손실을 대폭 줄입니다. 이를 통해 더 높은 메모리 스택과 더 빠른 데이터 전송 속도를 구현할 수 있어, 제조 측면에서 3D 집적화를 실현할 수 있게 됩니다.
다중 웨이퍼 적층 통합. zHBM은 V-NAND 수직 적층 및 실리콘 관통 전극(TSV) 기술에서 얻은 노하우를 활용하여, 여러 개의 DRAM 웨이퍼와 컴퓨팅 웨이퍼를 단일 모놀리식 3D 구조로 통합합니다. 이 기술은 메모리 밀도를 10배로 높이는 기반이 될 뿐만 아니라, 적층 구조 전반에 걸쳐 견고한 전기적 안정성을 보장합니다.
목표 지향적 열 관리 최적화. 수직 적층에 내재된 집중적인 열 방출 문제를 해결하기 위해 삼성은 신중한 소재 선정과 구조 설계를 통해 전체적인 열 저항을 줄였습니다. 또한, 웨이퍼 본딩을 통해 형성된 고열전도성 경로는 보조 열 확산 채널 역할을 하여, 전력 소모가 많은 컴퓨팅 다이 상단의 열 축적을 완화함으로써 대용량 적층 구조의 장기적인 신뢰성을 보장합니다.
로드맵 및 기술 포지셔닝
현재 zHBM은 여전히 개념 증명 단계에 머물러 있습니다. 삼성전자는 구체적인 양산 일정을 발표하지 않았다. 업계에서는 상용화 시기가 대략 2028~2029년경이 될 것으로 보고 있다. 삼성의 현재 메모리 로드맵에 따르면, 단기 생산 계획은 2026년 2월부터 양산에 들어간 HBM4에 집중되어 있습니다. 2026년 5월, 삼성은 HBM4E 샘플 공급을 시작했으며, 2026년 하반기에는 생산 확대에 주력할 예정입니다. HBM4 용량. HBM5와 zHBM 모두 AI 컴퓨팅 수요와 제조 기술의 성숙도가 발전함에 따라 단계적으로 도입될 장기적인 개발 프로젝트로 자리매김하고 있다.
와 달리 HBF (고대역폭 플래시), 주로 AI 모델 가중치를 저장하기 위해 대용량과 저비용을 목표로 설계된 NAND 기반 플래시 적층 솔루션인 반면, zHBM은 실시간 AI 추론 및 훈련에 최적화되어 초저지연과 극히 높은 대역폭을 강조하는 DRAM 기반 고대역폭 메모리입니다. 또한, zHBM은 기존의 HBM 내부 적층 방식과 다릅니다. 일반 HBM은 메모리 모듈 내에서 DRAM 다이만 적층하고 컴퓨팅 칩과 나란히 배치하는 반면, zHBM은 전체 메모리 서브시스템과 컴퓨팅 칩 간의 범주 간 수직 통합을 실현하여 훨씬 더 높은 수준의 통합을 제공합니다.
상용화의 과제
미래 지향적인 기술인 zHBM은 대규모 도입에 앞서 여러 가지 기술적 난관을 극복해야 합니다.
- 수율은 주요 관심사입니다. 웨이퍼 레벨 본딩에는 서브미크론 단위의 정렬 정확도가 요구되며, 다층 적층 공정은 수율을 기하급수적으로 떨어뜨리는 경향이 있습니다. 이로 인해 프런트엔드 공정에서의 청정도와 장비 정밀도에 대한 요구 사항이 매우 까다로워져, 당분간 제조 비용이 높은 수준을 유지하게 됩니다.
- 실제 시스템에서 열 성능은 아직 완전히 검증되지 않았습니다. 열 저항이 개선되었다고 주장되지만, 메모리가 발열이 발생하는 컴퓨팅 다이 바로 위에 위치해 있어 국부적인 열 집중 현상이 심각하게 발생합니다. 고부하 작업 환경에서 이 냉각 솔루션의 실제 효과에 대해서는 여전히 광범위한 공학적 검증이 필요합니다.
- 이러한 아키텍처로 인해 AI 칩 설계자들은 칩 레이아웃, 패키징, 메모리 컨트롤러를 재고해야 하며, 이는 공급망 전체가 참여하는 길고 비용이 많이 드는 공동 개발 주기를 수반합니다.
zHBM은 메모리와 컴퓨팅의 더 깊은 통합을 목표로 하는, 포스트 무어의 시대에서 중요한 기술적 탐구입니다. 이는 기존 2.5D 패키징의 대역폭 한계를 극복하고, 차세대 초대규모 AI 훈련 및 대규모 언어 모델 추론을 위한 더욱 견고한 메모리 기반을 제공합니다. 더 넓게 보면, 이는 하이엔드 HBM의 진화가 메모리 내부 적층 방식에서 진정한 컴퓨팅-메모리 수직 통합 방식으로 전환되고 있음을 시사하며, 첨단 패키징 및 메모리 기술의 추가적인 발전을 주도하여 지속적인 AI 성능 확장을 위한 토대를 마련할 것으로 보입니다.
